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内容简介
本书从用户的角度阐述了Verilog HDL语言的重要细节和基本设计方法，并详细介绍了Verilog 2001版的主要改进部分。本书关注如何应用Verilog语言进行数字电路和系统的设计和验证，而不仅仅讲解语法。全书从基本概念讲起，并逐渐过渡到编程语言接口以及逻辑综合等主题。书中的内容符合Verilog HDL IEEE 1364-2001标准。
目录
部分 Verilog基础知识第1章 Verilog HDL数字设计综述 21.1 数字电路CAD技术的发展历史 21.2 硬件描述语言的出现 21.3 典型设计流程 31.4 硬件描述语言的意义 41.5 Verilog HDL的优点 51.6 硬件描述语言的发展趋势 6第2章 层次建模的概念 72.1 设计方法学 72.2 四位脉动进位计数器 82.3 模块 92.4 模块实例 102.5 逻辑仿真的构成 112.6 举例 122.7 小结 152.8 习题 15第3章 基本概念 163.1 词法约定 163.2 数据类型 193.3 系统任务和编译指令 243.4 小结 273.5 习题 28第4章 模块和端口 294.1 模块 294.2 端口 314.3 层次命名 364.4 小结 374.5 习题 37第5章 门级建模 385.1 门的类型 385.2 门延迟 485.3 小结 525.4 习题 53第6章 数据流建模 546.1 连续赋值语句 546.2 延迟 566.3 表达式、操作符和操作数 576.4 操作符类型 586.5 举例 656.6 小结 726.7 习题 72第7章 行为级建模 747.1 结构化过程语句 747.2 过程赋值语句 777.3 时序控制 817.4 条件语句 857.5 多路分支语句 867.6 循环语句 897.7 顺序块和并行块 927.8 生成块 967.9 举例 1007.10 小结 1057.11 习题 106第8章 任务和函数 1098.1 任务和函数的区别 1098.2 任务 1108.3 函数 1148.4 小结 1188.5 习题 119第9章 实用建模技术 1209.1 过程连续赋值 1209.2 改写（覆盖）参数 1229.3 条件编译和执行 1249.4 时间尺度 1279.5 常用的系统任务 1289.6 小结 1359.7 习题 135 部分 Verilog主题 第10章 时序和延迟 14010.1 延迟模型的类型 14010.2 路径延迟建模 14210.3 时序检查 14810.4 延迟反标注 15010.5 小结 15110.6 习题 151第11章 开关级建模 15311.1 开关级建模元件 15311.2 举例 15711.3 小结 16111.4 习题 162第12章 用户自定义原语 16312.1 UDP的基础知识 16312.2 表示组合逻辑的UDP 16512.3 表示时序逻辑的UDP 17012.4 UDP表中的缩写符号 17312.5 UDP设计指南 17412.6 小结 17512.7 习题 175第13章 编程语言接口 17713.1 PLI的使用 17913.2 PLI任务的连接和调用 17913.3 内部数据表示 18113.4 PLI库子程序 18213.5 小结 19213.6 习题 193第14章 使用Verilog HDL进行逻辑综合 19414.1 什么是逻辑综合 19414.2 逻辑综合对数字设计行业的影响 19614.3 Verilog HDL综合 19714.4 逻辑综合流程 20114.5 门级网表的验证 20714.6 逻辑综合建模技巧 20914.7 时序电路综合举例 21414.8 小结 22114.9 习题 221第15章 验证技术 22315.1 传统的验证流程 22315.2 断言检查 23015.3 形式化验证 23115.4 小结 234 第三部分 附 录 附录A 强度建模和线网类型定义 236附录B PLI子程序清单 239附录C 关键字、系统任务和编译指令 255附录D 形式化语法定义 257附录E Verilog有关问题解答 285附录F Verilog举例 287参考文献 297译者后记 298